【技术盛宴】运放参数的详细解释和分析(下)

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继上期：

11—输入阻抗和输入电容

下图形象的说明了运放的输入端阻抗的特性。主要有两个参数，输入阻抗和输入电容。对于电压反馈型运入，输入阻抗主要由输入级的决定，一般BJT输入级的运放。的共模输入阻抗会大于40MΩ。差模输入阻抗大于200GΩ。对于JFET和CMOS输入级的运放，输入阻抗要大的多。这个阻抗通常表现为电阻性。作为常识被我们所熟知。

更值得我们多加关注的是运放的输入电容。这个参数通常在datasheet的表格中所列出，但常被忽视。运放的输入电容，通常分为共模输入电容Ccm和差模输入电容Cdiff。如下面是的datasheet中列出的输入电容。

对于有EMI抑制特性的运放，如，它的输入电容会被设计的正大的些。下面是带EMI抑制功能的的输入电容值。

运放的输入共模电容Ccm 和差模电容 Cdiff会形成运放的输入电容 Cin。在许多应用中，运算放大器的输入电容都不会造成问题。但在某些应用中会引起放大电路的不稳定。尤其是反向输入端的电容，是放大电路不稳定的几大罪魁祸首之一。如下图所示是运放在有输入电容的影响下的模型。

这个反向输入端的电容会在运放的环路增益中引入一个极点。正是这个极点的存在，在某些条件下，可能会引起放大电路的不稳定。

运放输入电容引入的极点如下式。即使这个极点0-dB交截越频率之内，而是非常靠近0-dB交越频率，它也有可能引起问题。在这个极点的频率点上，相位会有45度的相位延迟，它很可能减少放大电路的相位裕度。如放大电路的0-dB交截越频率是2MHz。在2MHz处的相位裕度是89°。 如果这个极点的频率点也在2MHz处，它将使相位裕度减少45°。而变为φ = 89° – 45° = 44°。 44度的相位裕度就显得的不够了。

通常放大电路的输入电容不只由运放的输入电容组成，还包括布线引起的杂散电容和引脚电容。应尽量避免运算放大器反相输入端存在外部杂散电容，尤其是在高速应用中。反相输入周围区域应去除接地层，从而最大程度地减小PC板杂散电容，此外，该引脚的所有连接都应尽量短。

在一些应用，常会加入反馈电容来增加放大电路的稳定，加入反馈电容后的电路的环路增益为，可见反馈补偿电容给环路增益中引入了一个零点。

12—输入电容Cin的测量

通常情况下我们可以在运放的datasheet中得到运放的输入电容Ccm和Cdif。这些值通常是典型值。有某些情况下，可能需要实测一下运放的输入电容，下面提供一种实用的测试方法。

下图是测试的原理图，基本测试原理是把运放接成跟随器，然后在同向输入端串联一个电阻（阻值一般在100K-1M之间），这个电阻与运放的输入电容会形成一个RC电路，我们测试出这个电路的-3dB频点，已知串联电阻。就可以计算出运放的输入电容。这里需要注意的是，电阻也是有等效并联电容的。如一个典型的1/4W电容的等效并联电容约为0.3pF。我们可以通过串联电阻的方法来减小电阻的等效并联电容。

下面的图片是实际测试的Setup。使用到的仪器有网络分析仪，高阻抗FET探头。和功耗分离器。为什么不用示波器呢？这是有原因的。

由于运放的输入电容通常是小于10pF的。示波器的探笔的电容通常是在10pF左右。如果用示波器探笔去测量运放的输入电容根本就无法测准。因此需要选用电容小于1pF的，高阻抗FET探头如Tektronix? P6245。

下面简要介绍一下测试方法：

（1）首先要测试未安装运放时PCB的杂散电容，网络分析仪的测试结果读出-3d频点f1。并计算出杂散电容：

（2）在电路中安装上运放，然后用网络分析仪测试出-3dB频点f2。并计算出运放输入电容与杂散电容的和：

（3）如果我们选取的串联电阻远小于运放的共模电阻，则可以看作Rth1=Rth2。则此时上式可以写为：

这样，求差，就可以计算出运放的输入电容了。

13—轨至轨输入（rail to rail input）

随着单电源运放的广泛的运用，运放的轨至轨输入（rail to rail input）成为一个时髦的词。现在大部分低电压单电源供电的运放都是轨至轨输入的。

先说两句废话，解释一下轨至轨，这里的轨指的是电源轨，运放的两个电源供电电压如 /-15V。这两个电源电压就像两条平行的距离为30V的“轨道”一样限制了运放的输入输出信号。运放的轨至轨输入是指运放的输入端信号电压能够达到电源的两个轨，并保持不失真，如上例输入信号电压可达到 /-15V。运放的输入电压范围可在运放的datasheet中找到。就是共模电压范围Vcm（Common-Mode Voltage Range）。如下表即为的输入电压范围，可见它是典型的轨至轨输入运放。

一般的BJT和JFET是非轨至轨输入的运放。如下表所示为共模输入电压范围为(V-) 3V至(V )-3V，典型的非轨至轨运放。

单电源（我们暂且称之为“单电源”）运放的输入级通常有三种结构，第一种是采用PMOS做差分输入级。这样的运入输入级电压可以低于负电源轨0.2甚至0.3V，但达不到正电源轨，如。下表是datasheet中标出的输入电压范围。

它的输入级原理框图如下图，典型的PMOS差分输入级。

既然PMOS差分输入级输入电压不能达到正电源轨，那NMOS呢，对头，NMOS差分输入级的输入电压可以达到正电源轨，但是达不到负电源轨，一般会在负电源轨的1.2V之上。

此时有人想到了，把PMOS和NMOS差分输入级并联起来。在接近电源负电压轨时使PMOS差分输入级工作，在接近电源正电源轨时使NMOS差分输入级工作。这样不就可以实现运放的轨至轨输入了嘛。太巧妙了。的确早先的轨至轨输入运放就是这样设计的。并且现在也在大量使用这种技术。如下图是的输入级，就是典型的PMOS与NMOS相并联的运放输入级。当输入共模电压在(Vss-)-0.3V

下表是的datasheet中给出的共模电压输入范围(V-)-0.3V至(V ) 0.3V.

Bipolar输入级运入同样也有这样的结构，如下图是典型PNP与NPN型三级管并联形成的差分输入级。

14—轨至轨输入

13中讲到了常用的轨至轨运放是采用NMOS与PMOS差分输入级相并联的方法。这一方法巧妙的解决了输入信号达不到两个电源轨的问题。在当今轨至轨输入的运放中得到广泛的应用。

但是这种并联差分输入级的运放有一个先天的问题就是输入失调电压交越问题。如下图所示，为并联差分输入结构的运放的输入前级。

下图是这种运放的输入失调电压可以看出。随着共模电压的升高PMOS在2V（用于举例的值）左右将关闭，而NMOS即将打开，就在这个节骨眼上。运放的输入失调电压变生了跳变。这个可以理解，两组不同结构的输入级的输入失调电压是不同的，在交接棒时，这个失调电压也完成了交接棒。对于直流信号这个问题会引起误差突变，对于正弦交流信号，这个问题会引起信号的失真。在交越点引入一个小小的台阶。

为了解决这个问题，设计了两种领先的差分输入级。第一种结构如下图。PMOS差分输入级能达到负电源轨，而达不到正电源轨，总是差这么1V左右够不着。我们把输入级的电源在内部提高1.8V。水涨船高，这样的输入级就能达到运放的正电源轨。由于只有一组差分输入级，并不会存在输入失调电压交越的问题。

这一技术在TI的单电源运放OPAl365上得到应用。如下图。

到这并没有结束，另一种技术在TI的单电源轨至轨运放中得到应用。这就是自调零技术。下图使用了自调零技术（MOSFET Zero Drift）前后。输入失调电压跳变就非常小了。

这一技术在TI的运放中得到应用，下表是的Vcm输入电压范围。

15—开环增益Aol

理想运放的开环增益Aol是无穷大的。这是我们在模电课本上学到的运放的一条基本知识。但现实总是残酷的，残酷到所有的运放的开环增益都不是无穷大，它是一个有限值。这个有限制会引起它的一个问题。本文要讨论的另一个问题是增益带宽积，其实更想多说的一点是增益带宽的那条曲线。

在不具负反馈情况下(开环路状况下)，运算放大器的放大倍数称为开环增益，简称AOL。这句话简单的定义了运放的开环增益。实际的运放的开环增益，有高有低，并且会随温度变化，这是我们不想看到的。

先说说开环增益带来的不良影响。开环增益为有限值的坏处不只是说明运放都不是理想的。它会带来一个常被人们忽略的问题——误差。

下图是OPAl369的datasheet中给出的关于开环增益的参数，首先映入眼帘（小学作文常用词）的是开环增最典型值为134dB，最小值为114dB。这说明一点，同一型号的一大批运放，它们各自的开环增益是有一定分布的。

第二项映入眼帘的是运放的开环增益会随温度变化而变化。当然是变坏了。在整个运放的使用范围里最小值可能达到90dB.

下面我们计算一个Aol对放大电路的影响。如下图是常见的同相比例放大电路。

如果考虑进Aol,则它的电压增益为

当假设Avol为无穷大时，则上述放大电路的增益化简为

上面是模电课本中讲到的内容。但如果我们较真儿一下，计算一下Avol的影响，当Avol为典型值134dB时，上面电路的增益为：

误差为：

这个结果还不错差，相当于20ppm的误差。

如果在宽温度范围下应用，最坏情况呢，当Avol在over temperature时为最小值90dB时，增益误差为下面的计算结果。

Oah, 麦噶敦。千分之三的误差，对于16位ADC，这相当于200 codes。真是不小的值啊。

因此对于Aol我们可以得出这样的结论，

(1) 不能轻视它，它确实影响了运放的直流误差，在以前的part中提到过。

(2) 它是随温度变化的，并且在最坏情况下，它带的误差可真不小。

(3) 低开环增益的运放不适合高精度的放大。

如bruce 的博客中写到Aol和offset是表姐妹。把有限开环增益看作是随输出电压变化而变化的失调电压，可为估计误差提供一种直观的方法。如果DC开环增益为100dB，则其相当于1/10^(100dB/20) = 10uV/V。因此，输出摆动1伏，输入电压必须改变10uV。可把它看作是随DC输出电压变化的失调电压。输出摆动9伏，其变化为90uV。或许，这种变化对于你的电路来说不足为道，也可能会有影响。

16—增益带宽积（GBW）

对于运放的增益带宽积，大家再熟悉不过了，这也是我在大学初学运放时，记忆深刻的唯数不多的几个参数之一。

还是想写篇贴子对这个参数深刨根一下，（赵大叔小品“往祖坟上刨”）。对于单极点响应，开环增益以6 dB/倍频程下降。这就是说，如果我们将频率增加一倍，增益会下降两倍。相反，如果使频率减半，则开环增益会增加一倍，结果产生所谓的增益带宽积。下表就是运放的datasheet中给出的增益带宽积典型值5.5MHz。

比这个表格中的参数更有用的是运放的开环增益曲线，如下图是的datasheet中给出的开环增益曲线.

在一些资料中也常看到运放的单位增益带宽，它是指运放增益为1时的-3dB带宽（上图把它标出来了），它与运放的增益带宽积从数值上是相等的，虽然名称不同。下面我们往深处刨一下图中的曲线，先观察增益曲线，它在1Hz左右有一个拐点，从这个拐点之后，运放的开环增益开始以-6dB/2倍频程（或-20dB/十倍频程）下降。正是由于这个拐点的存在，才使得运放有了增益带宽。这与理想运放中的开环增益是无穷大是不一样的。

增益带宽积的值可是有隐含条件的，就是这个值是在小信号下的带宽，这个常说的小信号是多小呢，印象中是100mVpp吧。但我们的运放常用来放大大信号，输出都在几伏左右。工程师常见的问题就是计算出来的带宽够啊，怎么在实际电路中就不够了呢，原因就在这。因此大信号带宽还要关注一个参数压摆率SR。将在以后的贴子中介绍。

小结，增益带宽积是表示小信号的增益带宽。大信号另当别论。

17—从开环增益曲线谈到运放稳定性

接part16还是先从开环增益曲线谈起，开环境曲线为什么在低频时为什么会有一个拐点呢？这个拐点就是运放的主极点。运放内部的电路中也会有多个极点或零点。这个点就是运放内部（三级也好，两级也罢）电路的主极点。如果是三级结构的运放，这个极点一般是由第二级的密勒电容来设定的，下图就是单极点运放的原理图。

图中Cc就是设定主极点的电容。下图是一个两级他全差分运放的内部电路原理图，在图中找找Cc。它就在M5管子上，并且根据密勒效应放大。

为什么要引用Cc来设置运放的主极点呢，而不把运放设计成开环增益是恒定值如130dB，那不更接近于理想运放嘛。最主要原因就是，引放这个主极点补偿，可以保证运放的稳定。并且为了稳定，设计工程师会尽量把主极点压低。最早的鼻祖级运放如uA709就是没有内部补偿的，所以需要外部补偿，否则极易产生震荡。

当然这个极点会引入90度的相移，我们再看一上图中的相位曲线，在10MHz附近又有一个45度的相移呢。这只能用一个条件来解释，就是在这附近还有一个极点，只不过这个极点已经在单位增益带之外了，因此不会引起振荡。但它也会引入一个问题，使运放的相位裕度变低。再看图，我们发现在5.5MHz时，相移好像不只是90度，好像是110度左右。这就使得运放的相位裕度变为70度左右了。

再深刨几句，分析运放的稳定性时总会分析运放的环路增益Aβ，总会听到这样的话当Aβ=-1时运放总产生震荡。也就是环路中相移达到180度。其中A就是开环增益，而β是放大电路的反馈系数，下图简单的说明了运放的反馈网络和β。

从根本上讲，就是环路中有两个极点。不幸的是运放中A中已经有了一个极点，引入了90度 (甚至以上的)相移了。再引入一个90度的相移，就不是困难的了。当然这不是我们想看到的。

环路增益Aβ可以写成，A除以在反馈系数的倒数，1/β其实也就是电路的闭环增益：

上式还是不好分析，再把上式写成对数形式，这对我们就太有用了。

这个式子在波特图上表示是什么呢，见下图

咦，眼熟！！对，这张图来源于资深工程师Tim Green写的关于运放稳定性的系列文章中的。图中画双箭头线的区域就是放大电路的环路增益。上面讲到环路增益中有两个极点就会产生振荡。这在上面的波特图中的表现是什么呢，就是运放的开环增益A与反馈系数的倒数1/β在波特图中相交时的合并速度大于等于40dB/十倍频程（上图中，只有运放的主极点，因此合并速度为20dB/十倍频程）。

是什么原因引起了环路增益中产生了两个极点了，从Aβ中可以看出A已有一个极点了。无非是A再加一个极点，或者β再引入一个极点，就足以让电路不稳定了。这里作为抛砖引玉。

18—压摆率(SR)

我始终觉得运放的压摆率（SR）是与运放的增益带宽积GBW同等重要的一个参数。但它却常常被人们所忽略。说它重要的原因是运入的增益带宽积GBW是在小信号条件下测试的。而运放处理的信号往往是幅值非常大的信号，这更需要关注运放的压摆率。

压摆率可以理解为，当输入运放一个阶跃信号时，运放输出信号的最大变化速度，如下图所示

它的数学表达式为：

因此在运放的数据手册中查到的压摆率的单位是V/us.下表就是运放datasheet中标出的运放的压摆率。

我在实验室里测过对阶跃信号响应的波形如下图所示。希望能让大家看的更直观：

讨论完定义和现象，我们来看一下压摆率SR的来源。先看一下运放的内部结构：

这个图有点眼熟，是的，运放的SR主要限制在内部第二级的Cc电容上。这个电容同时也决定着运放的带宽。那运放的压摆率，主要是由于对第二级的密勒电容充电过程的快慢所决定的。再深究一下，这个电容的大小会影响到运放的压摆率，同时充电电流的大小也会影响到充电的快慢。这也就解释了，为什么一般超低功耗的运放压摆率都不会太高。好比水流流速小，池子又大。只能花更长的时间充满池子。

下表是一些常用到TI运放的压摆率和静态电流：

上面简单说了一个影响压摆率SR的因素。下面该说SR对放大电路的影响了。它的直接影响，就是使输出信号的上升时间或下降时间过慢，从而引起失真。下图是测试的增益G=10时波形。由于的增益带宽积为350kHz，理论上增益为10的时候的带宽为35kHz。但下图是24kHz时测试的结果。显然输出波形已经失真，原因就是压摆率不够了。带宽也变成了27kHz左右。

19—全功率带宽(FPBW)

因此这里要引入一个重参数，重要程度堪比增益带宽积。那就是运放的全功率带宽。虽然只是一个数学推导。

对于一个输出为正弦波的信号，输出电压可表示为：

Vout = Vp * sin(2*pi*f*t)

这个输出电压对时间求导可得：

上式的max是指在求导后的余弦信号在t=0时得到最大值。这个很好理解，也就是说原正弦信号在t=0时压摆率最大。

可以看出dV/dt表示的压摆率，跟信号的频序有关，还与信号的输出幅值有关。上式中，如果Vp是运放的输出满幅值。则上式可表示为

此时FPBW就是运放的满功率带宽了。记住它吧，它简值太重要了。例如如果想在100Khz以内得到正弦波的10Vo-p振幅,按照公式需要转换速率的是6.3v/us以上的OP。可以看出，满功率带宽由压摆率和输出信号的幅值决定的。也就是压摆率一定的情况下，输出信号的幅值越大，全功率带宽越小。这也解释了上面的测试结果。

这里还要说一个得要的公式，就是运放的上升时间与带宽的关系。如下式，面熟，这个公式在很多地方都见过。也太重要了，记住它吧。

今天我们深一点分析这个公式的由来。其实它是由一阶系统的响应计算而来的。对于一阶RC的频率响应为

一阶系统的阶跃响应为下式。

Vo=0.1Vm时 t=0.1RC。(-ln0.9 =0.1)当Vo=0.9Vm时，t=2.3RC (-ln0.1=2.3)。则RC阶跃 响应的时间为Tr=2.2RC.

而对于一个一阶RC的带宽又可以表示为：BW=1/（2*pi*RC）。上升时间里也有RC，这两个RC是同一个喽。这句是废话。那Tr=2.2/(2*pi* BW)=0.35/BW。

下面我们对这个结论用TINA进行一下仿真。运放为，增益带宽积为2MHz。运放设置为增益为1的同向放大电路。输入信号为10mV的阶跃信号。输出信号的上升时间为220.8ns-82.5nS=138.3nS.

下面看一下计算结果：计算结果为175nS。约20%的误差。但也有很好的参考价值了。

20—建立时间(Settling Time)

相信关注运放建立时间的人不是特别多，但是运放的建立时间，对于其后的ADC至关重要。如一个16bits的ADC，它的一个LSB对应的电压范围是其满量程的15ppm, (百万分之十五) 。如果驱动ADC的运放还没有达到最终的值就被ADC采样了。这必然会引起ADC的采样误差。

放大器的建立时间是当运输入为阶跃信号时，运放的输出响应进入并保持在规定误差带所需的时间。这个误差常见的值为0.1%, 0.05%,0.01%。一个杯具的时，误差大小与建立时间不是线性关系。如误差0.01%的建立时间可能是误差0.1%的建立时间的30倍以上。神奇吧。下图是运放的建立时间的示例说明图，建立时间，就是从阶跃信号开始到信号误差达到目标值的这段时间。如图上可以看出，运放运阶跃信号的响应会是一个含有过冲和振铃的二阶响应。这个响应看上去很熟悉，像控制系统的二阶响应。所以以下的分析与控制系统有相似性。

运放的建立时间，主要有两段组成，第一段是运放的输出电压从起始值到达目标值附近，这一过程是一个非线性过程。这一段的时长是由给运放的补偿电容充电的电流所决定的。关于这个补偿电压，在运放的压摆率中提到过。因此也可以理解为第一段时间与运放的压摆率有关，（压摆率的决定因素也是运放补偿电容充电的快慢）。第二段时间是指输出已经接近最终目标值了，进入这一阶段后，运放处在准线性区。这一阶段的特性，主要受运放的零-极点对(doublets)影响。在高速运放中，运放的slew rate非常高，因此第一段时间非常短，因此建立时间主要由第二段时间所决定。

关于第二段时间，感兴趣的可以参阅B.Yeshwant Kamath的经典论文

Relationship Between Frequency Response and Settling Time of Operational Amplifiers

关于建立时间的测量方法，可能需要比较精密的电路，和参数良好的仪器。网上也有经典的文章介绍。感兴趣的可以找一下。

从运放的指标上讲，运放的建立时间会受到大信号参数-压摆率(SR)的影响和小信号参数-闭环增益的影响。下图是一款运放的建立时间与闭环增益的关系。

通过图表可以看出，随着闭环增益增加，建立时间也随着增加。这是由于高增益时，运放的闭环带宽会降低，因此调整输出误差的环路增益(AolB)也会减小。最终造成放大电路建立时间的增加。

最后再罗嗦一句，对于数据采样保持电路来说，建立时间是非常重要的。尤其对于ADC的输入需要通过multiplexer在不同信号间切换的。一定要注意让信号建立起来后，再进行采样。否则会引起不可预知的误差。

21—总谐波失真(THD)

这一个part，准备写写关于运放的总谐波失真。其实不只是总谐波失真，还有谐波失真，总谐波失真和噪声（THD N），都是评价运放在谐波失真方面的重要参数。

运放的总谐波失真（THD）是当运放的输入信号为纯的正弦波时（这里说纯的正弦波是指无谐波的正弦波），运放的输入信号中的各次谐波（2次，3次，至n次）的均方根值，与输出号基波的RMS值之比。定义如下式：

其实际测试时，一般只测试前五次谐波（2次到6次）。这是因为谐波的幅值随着谐波阶次的增高而快速降低。六次以上的谐波已经占总谐的比率非常小，相对来说只是毛毛雨啦。因此只测前五次谐波已经充分反应全部的谐波成份了。（当然在有些厂商的ADC中它们会测量到2-9次谐波，这样的结果会更精确）

运放的总谐波失真加噪声很好理解，就是上式分母中再加上噪声RMS值，定义如下式。式中的Vnoise是指可测量带宽内的噪声的RMS值。

好多厂家的数据手册中，标示的THD其实代表着THD N，这是因为大部分测试系统并没有区分与信号相关的谐波和其它噪声信号。下表是datasheet中标出的THD N值：

这里进行一个小小的说明，一般在音频系统中，THD（或THD N）一般用百分比表示，如上表中的值，在通信系统中THD N一般用dB表示。

THD的测量方法，一般是将输入信号的基波频率，用窄带陷波器滤除出去，然后测试其余的信号成分（包括谐波和噪声）。常用的测量音频THD的仪器为Audio Precision。

下面再说一个运放的datasheet中常出现的图表，运放的THD N是与放大电路的闭环增益相关的。增益越高TND N越低。这是因为在闭环增益提高时，放大电路的环路增益会随之降低。使得运放对非线性误差的纠正能力一降。这就引出了运入出现谐波失真的根本原因，是由于内部器件或多或少的存在非线性效应。

Datasheet中的表格中标出的总谐波失真和噪声的值是在增益为1的放大电路中测试的。因此它是一个非常好的值，当我们设计的电路放大倍数增大时，看到TND N恶化现在不用觉得奇怪了。

另外一点时，现在许多的运放都是轨至轨（rail to rail）输入输出的，一般都标称能信号离运放的电源轨只有10mV左右甚至更低。但这会有一个问题，当信号的在接近电源轨时，受非线性效应的响应，信号的TND N还是会恶化的。因此如果想保持良好的TND N。尽量不在使运入的输出信号太接近于电源轨。

22—轨至轨(rail to rail)输出

最近比较忙，把这个主题中断了，现在利用周末的时间，把这个主题继续下去。希望本月能把运放基本参数这一主题结贴。并开始新的主题。

今天用一个贴子写两个关于运放输出特性的小主题，一个是Rail-Rail 输出，另一个是输入短路电流。

先说轨至轨输出(rail to rail output)。现在在低电压运放的中，很多都是轨至轨输出。运放的轨至轨输出是由MOS作输出级设计实现的。早期的运算放大器输出级是带有NPN电流源或下拉电阻的NPN射极跟随器。这种使用BJT的互补共射极输出级无法完全摆动到电源轨，只能摆动到电源轨的晶体管饱和电压CESAT范围内。对于较小的负载电流(小于100 μA )，饱和电压可能低至5至10 mV；但是，对于较高负载电流，饱和电压可能增加至数百毫伏

轨至轨输出的本意是指，运放的输出电压可以达到电源轨。但实际是它是十分接近电源轨。只说这么一个定义是没有多大意义的。下面要说一下这里关于轨至轨输出的一些需要注意的问题。

先看下图，是的datasheet上的数据。看到在不同负载下的输出离电源轨的电压值是不同的。

这是由于采用CMOS FET构建的输出级（如下图）可以提供近乎真正轨到轨的性能，但只是在空载条件下。如果运算放大器输出必须流出或吸入相当大的电流，则输出电压摆幅会降低，降幅为FET 内部导通电阻上的I×R 压降。一般而言，精密放大器的导通电阻在100 Ω 左右，但高电流驱动CMOS 放大器的导通电阻可能小于10 Ω。这就是引起输入不能完全达到电源轨的根本原因。

另一方面，运放的输出信号到轨的电压值，随温度而变化。这同样可以在的datasheet中的表格中看到，并且在全温范围内，一般会出现在高温的情况，输出信号到轨的电压值会变大。这是由于MOS导通电阻，具有正温度系数，温度越高，导通电阻越大。这也就是造成了全温范围内压差V_SAT= V_S– V_OUT会变大。

下面引出一张图表，这张图表在运放的datasheet中非常常见，但也经常被忽略，它反应了一个重要结论：随着温度的上升，和输出电流的上升，运放输出信号与电源轨的压差V_SAT= V_S– V_OUT也随之增大。原因正如上面所解释的。当然还有一个问题，当输出电压越接近电源轨时，信号的失真会变的差一点。因此没有真正能达到电源轨输出的运放。根据上面的原因，离电源轨远一点，更容易达到高的信号质量。

23—输出短路电流

运放的输出短路电流是用来表明运放输出级输入或灌入电流的能力，这一指标表明了运放的驱动能力。一般的运放最大输出短路电流在几十个mA的水平，看上去不算很小。但在一些情况下也会引起问题，因此本贴花点时间来写一下这个问题。

下图是的输出短路电流，看得出源电流和灌电流是不同的，一个是30mA，另一个是50mA.

运放的输出短路电流在反映一个重要的性能，就是驱动负载的能力，尤其是当输出信号幅值比较大时，负载电阻较小时，如一个输入20Vpp的正弦波信号，加在一个100ohm上时，则加在负载上的电流有有效值为7.07V/100ohm=70.7mA。

另一种的确定电流驱动能力的方法，是使用输出电流和输出电压图。图1显示的输出电流和输出电压图。对于大多数器件，通常会对源电流(图2a)和阱电流(图2b)这两种情况分别给出一张图。

图2：的输出特征

运用这种图，就能够估算出对于给定的输出摆幅运放所能提供的电流。这些图由芯片厂商，用来显示放大器的输出电流能力与输出电压之间的关系。

请注意，在图2中，描述了'来自V 的Vout'与输出源电流的关系，以及'来自V-的Vout'与输出阱电流的关系。用这种方法来表示数据的原因之一是，和输出电压相对于地的表示方法相比，它能被更容易地应用于单电源或双电源操作。另一个原因是由于电压余量比总的电源电压对于输出电流的影响要大得多，因此对于任意的电源电压，即使在数据手册上找不到精确对应的条件，这种数据手册方法也能使设计者通过一组最接近的曲线来进行粗略的计算。

图中能够用来预测一个给定负载上的电压摆幅。如果坐标轴是线性的，设计者只需要在图中的特征曲线上加上一条负载曲线，通过这两条曲线的交点就能确定电压摆幅。

24—输出阻抗Ro和Rout

本文的标题有此让人迷惑，运放的输出阻抗怎么会有两个呢，它们有啥区别呢。下面先来说一下他们的定义，从定义中可以看出它们的区别。Ro定义为运放的开环输出阻抗。Rout定义为运放的闭环输出阻抗。定义看上去很明确但理解起来还是不够直观。看下面的图，Ro是由运放内部输出级决定的，不随闭环增益的变化而变化。可以理解为运放的本征参数。

而Rout则不同，它是运放构成环闭放大电路后，从输出端看进去的阻抗，需要在输出端进行测量才能得到。当然它会随着闭环增益变化而变化。

讲完定义，下面讲一下它们俩的关系，公式很简单：

具体推导过程，在Tim Green的经典应用文档集“运算放大器的稳定性”第三篇，有详细的推导过程，这里不见重复了。(此处省略两百字，呵呵)。

下面着重分析一下，Ro对放大电路的影响，通过分析，我们可以看到Ro的危害，并在进行放大电路设计时，关注到所选用的运放的Ro值。

由于Ro的存在，并且不像理解运放中的为零，运放在驱动容性负载时，就会出问题了。主要问题是Ro和负载电容相互作用给放电大路的环路增益引入一个极点，下面就是上面电路中Ro和负载电容引入的极点的计算结果。这个极点的拐点频率为5.545KHz。好低哦。

fpo1 = 1/(2?П?R_OCL)

fpo1 = 1/(2?П?28.7??1μF)

fpo1 = 5.545kHz

引入这个极点又会发生什么呢？它会使放大电路不稳定，看下面的图，它将环路增益画成了波特图进行分析，关于这一分析方法在Tim Green的经典应用文档集“运算放大器的稳定性”中有详细介绍。

可见引入的这一新的极点Fpo1使得运放的开环益在Fpo1以后以40dB/dec的速度滚降。它反馈系数倒数的直线时在相交点fcl时闭合速度为40dB/dec。这足以使放大电路不稳定了。（注：放大电路稳定性的判据为开环增益Aol曲线与反馈系数的倒数曲线在相交点fcl处的闭合速度为20dB/dec则放大电路稳定）

即使放大电路没有发生震荡，它也会使得放大电路对方波响应时有一个过冲。如下图，是在不同负载电路下小信号过冲的曲线。从曲线中可以看出，500pF的负载电路可以使放大电路过冲达50%。这个曲线很重要哦，在很多运放的datasheet中会给出。

关于运放datasheet中未给出Ro的值时，请参照Tim Green的应用文档集“运算放大器的稳定性”第三篇。文章有详细换算过程，节省时间，就不附上了。

25—运放的热阻

又忙了一段时间，今天终于抽出点时间把运放参数的详细解释系列博客写完了。最后一小节还是写点，非常重要而极易被人忽略的问题——运放的热阻。

在运放的datasheet中经常见到如下表所示的参数：来自的datasheet.

经常看到两个参数，但又常被人忽略。下面先解释什么叫热阻。半导体封装的热阻是指器件在消耗了１[Ｗ]功率时以产生的元件和封装表面或者周围的温度差。这听起来有点难理解，看下面的图，和公式。

T_J= P_D( R_θJA) T_A

公式看上去有些难理解，一点一点解释。TA是指芯片的环境温度。Tj是指芯片的结温，也是指芯片内部Die的温度。这两者之间的温度差只与芯片的功耗和热阻有关，那通过上面的公式，可以计算出热阻的定义公式：

上面的定义可以知道热阻的单位，是 温度/功耗。 这也就是上面第一个表格中看到的热阻单位。

上面说完了热阻的定义，下面就说说常见到的两个热阻参数。第一个是θ_JC,这个是表示，芯片内部结温junction和芯片封装外壳case之间的热阻， 这个值一般相对比较小。别一个是θ_JA，这个是表示芯片结温junction与芯片ambient的环境之间的热阻,这个热阻一般要比θ_JC大一些。这是由于芯片的外壳向周围环境散热要难一些。因此我们在实验室的室温环境下，去摸高功耗的芯片外壳还是很热。

关于运放的热阻听了上面的一大堆理论后，看下面的图，画的非常清淅，θ_CA也有清淅的示意。

上面讲了很多理论，最后说一点热设计的注意事项。当芯片的工作电流非常大时，芯片的封装热阻比较大时，就要注意散热设计了。如用 /-15V供电工作在高频时，输出信号幅度又大时，电流可以达到50mA之上。此时芯片的功耗为1.5W以上。采用无散热pad的芯片时，温升会非常高。芯片的datasheet上的热阻是在JEDEC标准定义的板子上测试的。一般实际的电路板散热可能没有那么好，

芯片datasheet上一般给出最高结温为150°C。但长时间工作的芯片，结温不能超过125°C。下面是THS 3091的datasheet中给出的最大结温参数。

本系列博文至此完。

写在最后：

断断续续近四个月的时间，终于把运放的基本参数的详细解释和分析系列主题贴完成了。由于时间仓促，内容难免有些粗糙和不完善，其中还不乏错误，有细心的读者认真的指出了几个错误。